Старший инженер по UVM верификации (SoC)

Чем предстоит заниматься: Основное направление работы: функциональная верификация отдельных блоков (IP) и всего СнК в сборе на SystemVerilog по методологии UVM; подключение VIP к тестовому окружению. Все VIP построены по UVM, поэтому подключение и их настройка – полностью задача модульных верификаторов. Подключение и настройка VIP для различных устройств и интерфейсов. Настройка VIP для задач тестирования СнК (настройка типа и плотности трафика, поведения устройства и т.д.). Разработка UVM-окружения для блоков собственной разработки и тестов для них; Составление верификационного плана. Написание SVA и точек функционального покрытия (functional coverage), сведение их с планом верификации, анализ результатов. Интеграция модульной среды на уровень системы. Разработка системных стимулов и точек покрытия для soft-base тестов СнК. Постановка на регрессионное тестирование. Отладка ошибок. Мы ожидаем от будущего члена команды: Опыт верификации и/или разработки RTL от 3 лет. Знакомство с архитектурой хотя бы одного современного процессора. Уверенный пользователь RTL симулятора (any vendor). Хорошее знание Verilog/SystemVerilog. Владение скриптовыми языками (perl/python/tcl/shell scripting). Уверенный пользователь Linux. Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы. Дополнительно приветствуем: Опыт программирования на ASM, С. Опыт с системами Continuous Integration. Знакомство с UVM. Знакомство с современными SoC интерфейсами (AXI, AHB, OCP).