Verification engineer (IP Dev)

Департамент разработки процессорных архитектур YADRO ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств. Чем предстоит заниматься: Функциональной верификацией IP модулей. Участвовать в создании системы регрессионного тестирования IP. Мы ожидаем от будущего члена команды: Опыт верификации и/или разработки RTL от 3 лет. Знакомство с архитектурой 1+ современного процессора. Уверенный пользователь RTL симулятора (any vendor). Хорошее знание Verilog/SystemVerilog. Владение скриптовыми языками (perl/python/tcl/shell scripting). Уверенный пользователь Linux. Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы. Дополнительно приветствуем: Опыт программирования на ASM, С. Опыт с системами Continuous Integration. Знакомство с OVM/UVM. Знакомство с современными SoC интерфейсами (AXI, AHB, OCP). Знакомство с cocotb.