Инженер по верификации

Чем Вам предстоит заниматься: Планирование функциональной верификации и разработка тестовых планов IP блоков. Разработка верификационных окружений для разрабатываемых в компании IP блоков. Автоматизация процедуры тестирования с помощью скриптовых языков. Регрессивное тестирования в системах CI. Взаимодействие с разработчиками IP блока, архитекторами, программистами на всех этапах верификации. Что мы ожидаем от будущего члена команды: Опыт верификации и/или разработки RTL для FPGA или ASIC. Уверенный пользователь RTL симулятора (Mentor, Cadence, Synopsys, Xilinx). Хорошее знание Verilog/SystemVerilog. Навык работы с системами контроля версий (Gitlab или SVN). Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы. Дополнительно приветствуем: Знание и опыт практического применения UVM. Знание основ объектно-ориентированного программирования. Хорошее понимание и опыт применения современных SoC интерфейсов (AXI, AHB, ACE, CHI) в задачах верификации и/или разработки. Опыт использования инструментов для формальной верификации. Разработка System Verilog Assertion (SVA). Использование DPI-C для интеграции C/C++ верификационных моделей. Опыт работы с системами непрерывно интеграции CI (Jenkins, GitLab CI, Bamboo и др). Знакомство и опыт применения скриптовых языков (Python, TCL, Bash).